Sequential Circuits - S-R Latches (2) implementacion del ejercicio 2 en software vivado y con una FPGA Basys 3

Se describe el comportamiento del latch S-R con entradas en activo bajo de acuerdo a la tabla de verdad:

Para ello se sigue la siguiente tabla:

Se programa el código VHDL en Vivado: 

Al ejecutar el RTL analysis obtenemos el siguiente esquemático:

y ahora procedemos a simularlo para ello se propone implementarlo en la placa, ademas se puede simular en el software donde se obtendrán los siguientes resultados:

Resultados del testbench:

Vídeos de la implementación en la placa:

Parte 1:

Parte 2: