Contador de décadas:

Se comenzó este diseño mediante instanciacion de componentes para ello se crearon diversos elementos individuales los cuales fueron integrados en un Top dessign sin embargo, al implementar ocurrieron algunos errores y se tuvo que optar por otro diseño:

Primer intento (instanciacion de componentes) : 

Resultados: 

Se implemento un nuevo método, a continuación se describe este:

Codigo VHDL final:

RTL Analysis:

configuración de conexiones I/O:

Simulación:

Semáforo en VHDL:

 Construcción del semáforo en VHDL en la plataforma Vivado con Testbench:

Mediante una maquina de estados se programaron los casos posibles en ambos semáforos:

Simulación en Vivado:

 Flip-Flop tipo J-K Sequential circuits

Flip flop tipo Jk (jump keep) Este FF es uno de los más usados en los circuitos digitales, y de hecho es parte fundamental de muchos circuitos avanzados como contadores y registros de corrimiento, que ya vienen integrados en un chip. Este FF cuenta con dos entradas de datos J y K, su función es en principio la misma que el Registro básico NAND o NOR, pero con la diferencia que la condición en las entradas J = 1, K = 1, a diferencia del Registro NAND, que generaría una salida errónea o no deseada, en un FF J-K, obliga a las salidas a conmutar su estado al opuesto (Toggle) a cada pulso del reloj. Esto lo convierte en un tipo de FF muy versátil. Tabla de verdad de un FF tipo J-K síncrono.

Diseño del código 

diagrama RTL  schematic

diagrama tecnología

video de explicación 

 

Realización del  sequetial circuits d flip-flop (1) diseño.

Código 

Esquema RTL

Esquema de tecnología

Simulación explicada

Realizar la practica de diseño y simulación del flip-flop tipo S-R obteniendo los diferentes puntos que se piden de igual manera se debe  explicar diseño.

Código VHDL comentado Simulación explicada Esquema RTL Esquema de tecnología

diseño del código y explicación es esta parte realizamos el el proceso y como estará diseñado nuestro programa

En esta parta mostraremos el  RTL

En este aparto se mostrara el esquema  de tecnología 

Video donde se demuestra la simulación

 

 

Sequential Circuits - S-R Latches (1) implementado en Basys 3

Se describe el comportamiento del Latch S-R de acuerdo a la tabla de verdad y programando el código en Vivado o ISE project navigator de Xilinx.

Se programa el comportamiento de acuerdo al lenguaje VHDL, así como adaptándose desde el comienzo al FPGA que vamos a programar, en el caso de la basys 3  (Artix-7) mediante VIVADO.

Diagrama RTL:

Podemos simular el comportamiento del código mediante el software Vivado o ISE project navigator, para fines prácticos se programa en la tarjeta de acuerdo a las terminales de la misma y se comprueba el funcionamiento, antes claro ya sintetizado el programa, configurado el programa de conexiones y de ser posible realizada una simulación para comprobarlo.

Programación de la FPGA:

 

Sequential Circuits - D Latches (1) implementación en placa basys 3 mediante VHDL

 Se describe el comportamiento del Latch D de acuerdo a la tabla de verdad:

Latch D:

siguiendo la siguiente tabla de verdad:

y se programa el comportamiento de acuerdo al lenguaje VHDL, así como 

adaptándose desde el comienzo al FPGA que vamos a programar, en

esta placa un Artix-7.

RTL Design:

Podemos simular el comportamiento del código mediante el software Vivado o ISE project navigator:

Corremos la síntesis y si todo sale bien abrimos el diseño implementado, configuramos los puertos donde programaremos el comportamiento en nuestra placa.

Programación de la FPGA: